もふもふ不動産のもふです。僕は元キオクシア(旧東芝メモリ)の半導体研究開発者です。ソニー・キオクシアで16年、先端半導体の研究開発に携わり、キオクシアではNOR型フラッシュのセル設計や抵抗変化型メモリ(ReRAM)の研究開発を経て、世界初の48層3次元フラッシュメモリ「BiCS FLASH™」の量産立ち上げに第0世代から参画しました(2019年まで在籍)。発明者として特許出願も行っています。詳しくは研究開発者としての経歴ページをご覧ください。
「メモリスタ」という言葉を、TDKのニュースで初めて知った方も多いと思います。2024年10月2日、TDKがスピントロニクス技術を使ったニューロモーフィック素子「スピンメモリスタ」を開発したと発表し、「AIの消費電力が1/100になる」という見出しが一斉に流れました。僕はまさに抵抗変化型メモリ(=メモリスタの仲間)を研究開発していた人間なので、このニュースを見たときは正直めちゃめちゃ興奮したんですよね。
ただ、その後じっくり資料を読み込んでいくうちに、僕自身の評価も「実用の一歩手前だ」から「面白いけれど実用にはまだ遠い」へと変わりました。この記事では、①メモリスタとは何か → ②仕組み → ③ニューロモーフィックとは → ④TDKのスピンメモリスタは何が違うのか → ⑤1/100は本当か → ⑥NVIDIAを超えるのか → ⑦実用化はいつか、の順で、数字の出どころまで分解してわかりやすく解説します。僕の見解が変わった理由も、発表直後の動画での自分の説明の誤り2箇所も、包み隠さず書いて訂正します。
なお、この内容は動画でも解説しています。発表直後の回が「TDKのAI半導体はNVIDIAを超えるか?」、あらためて仕組みから整理し直した続編が「TDKのスピントロニクスでAI電力1/100は本当か?」です。
よくある質問
メモリスタとは何ですか?
メモリスタ(メムリスタ)とは、流した電流の履歴によって抵抗値が変わり、電源を切ってもその抵抗値を覚えている素子です。memory(記憶)とresistor(抵抗)を合わせた造語で、1971年にカリフォルニア大学バークレー校のレオン・チュアが、抵抗・コンデンサ・インダクタに続く「第4の受動素子」として理論的に提案しました。素子として最初に注目を集めたのは2008年のHP Labsによる二酸化チタン薄膜の実証ですが、それが理論どおりの「真のメモリスタ」かどうかは今も学術的な論争が続いています。
TDKのスピンメモリスタとは何ですか?
TDKが2024年10月2日に発表した、スピントロニクス(電子の磁気を使う技術)によるニューロモーフィック素子です。フリー層・バリア層・ピン層の構造を持ち、フリー層の中の磁壁の位置でN極領域とS極領域の割合が決まり、その割合がそのまま抵抗値(AIの重み)になります。書き換えはスピンの揃った電流で磁壁を動かして行い、磁石なので電源を切っても保持されます。HDDヘッドと同じ磁気抵抗効果を使うため、従来の酸化物系(ReRAM・PCM)より安定性と制御性に優れるとされ、MRAMと製造工程の互換性があります。
AIの消費電力が1/100になるというのは本当ですか?
TDKの主張としては本当ですが、比較の範囲が限定されます。TDKの発表資料には3つの異なる比率があり、積和演算部のみの比較ではGPUの3,115µWに対しスピンメモリスタは8.1µWで約1/350、周辺回路を含めた「主要AI計算部」の回路レベル見積りで約1/100、最先端の省電力AIチップ(米Syntiant)比では約1/11です。見出しの1/100は2番目の数字です。システム全体やGPU1枚まるごとの置き換え効果は未実証で、TDK自身も「システム全体での効果は今後の実証次第」と明記しています。
スピンメモリスタの実用化はいつですか?
TDKは東北大学などと組み、2027年までにAI半導体を開発し、2030年までに量産技術を確立するという目標を公表しています(製品出荷の時期ではない点に注意)。現在は素子単体の実証を終えたStep2の実用化開発段階で、東北大学CIES(センター長・遠藤哲郎教授)の12インチ試作ラインで集積化技術を開発中です。残る課題は①大規模集積化②アナログ値を書き込む回路設計③CMOS工程と融合する量産プロセスの3つ。素子サイズ・集積密度・階調数・書き換え回数・コストは2026年9月時点で未公表です。
メモリスタとは?——「第4の受動素子」を30秒で
まず結論から。メモリスタとは「流した電流の履歴によって抵抗値が変わり、電源を切ってもその抵抗値を覚えている素子」です。英語のmemory(記憶)+resistor(抵抗)を合わせた造語で、日本語では「メムリスタ」と表記されることもあります(どちらも同じものです)。ひとことで言えば「電流で制御できる可変抵抗で、しかも値を保存できる」。ここがポイントです。
電子回路の世界には、昔から抵抗(レジスタ)・コンデンサ(キャパシタ)・インダクタ(コイル)という3つの基本的な受動素子があります。1971年、カリフォルニア大学バークレー校のレオン・チュア(Leon Chua)が、この3つと並ぶ「第4の受動素子」が理論上存在するはずだと提案しました。これがメモリスタです。当時は完全に理論上の存在で、実物はありませんでした。
実物として最初に注目を集めたのが、2008年のHP Labsの発表です。二酸化チタン(TiO2)の薄膜を金属電極で挟んだクロスバー構造の素子が、チュアの言うメモリスタの性質を示した、と報告されました。ここで一気に「第4の素子がついに現実になった」と盛り上がったんですね。
ただし正直に書いておくと、「HPのあれは本当にメモリスタなのか」という学術的な論争は今も決着していません。2015年にはNature系のScientific Reportsに「The Missing Memristor has Not been Found(失われたメモリスタは見つかっていない)」という論文まで出ています。なので、メモリスタという言葉は厳密な理論上の定義と、「抵抗値がアナログに変わって保持される素子」という実用上のゆるい定義の2つで使われている、と理解しておくのが実務的です。この記事で扱うTDKのスピンメモリスタは、後者の意味です。
仕組みをわかりやすく——抵抗が"記憶する"=脳のシナプス
では、抵抗値を覚えられると何がうれしいのか。ここがAIとつながるところです。
ディープラーニング(深層学習)の計算は、ざっくり言うと「入力 × 重み」を大量に掛けて足す、これの繰り返しです。この「掛けて足す」を積和演算と呼びます。重み(Weight)というのは学習で決まるパラメーターのことで、脳でいえばシナプスの結合の強さにあたります。人間の脳は、この結合の強さを変えることで学習しているわけです。
ここで中学の理科を思い出してください。オームの法則です。抵抗に電圧をかけると、電流 = 電圧 ÷ 抵抗の電流が流れます。抵抗の逆数(流れやすさ=コンダクタンス)を使って書くと、電流 = 電圧 × 流れやすさ。これ、形が「入力 × 重み」とまったく同じなんですよね。
つまり、抵抗値を「重み」として保存しておける素子があれば、そこに電圧をかけて電流を流すだけで、掛け算が終わってしまう。さらに複数の素子の電流を1本の線に合流させれば、電流は足し算されます(キルヒホッフの法則)。掛け算も足し算も、計算せずに物理現象そのものでやってしまう——これがメモリスタでAIを動かすアイデアの核心です。
しかも重み(パラメーター)は素子自身が抵抗値として持っているので、どこかのメモリから読み出してくる必要がありません。記憶と演算が同じ場所にある。これをIn-Memory Compute(インメモリ・コンピューティング)と呼びます。次の章で説明しますが、この「データを運ばなくていい」というのが、実は電力の面でとんでもなく大きいんです。
ニューロモーフィックとは——フォンノイマン型との違いと「メモリウォール」
ニューロモーフィック(neuromorphic)とは、脳の神経回路の構造そのものを模倣した計算方式・ハードウェアのことです。日本語では「脳型コンピューティング」と訳されます。ニューロモルフィックと表記されることもあります。
いま僕らが使っているコンピューターは、ほぼすべてがフォンノイマン型です。演算をするプロセッサと、データを置いておくメモリが別々の場所にあって、その間をデータが行ったり来たりする構造になっています。この方式は汎用性が高く、長年コンピューターの世界を支えてきた偉大な設計です。
ところがAIの計算では、この構造が足を引っ張ります。演算そのものより、メモリとプロセッサの間でデータを運ぶほうが電力を食ってしまうからです。これをメモリウォール問題と呼びます。AIモデルの重みは数十億〜数千億個あって、計算のたびにそれを運び出す必要がある。道路が渋滞していたら、どれだけ工場の性能が良くても意味がないのと同じですね。
加えて、AIが本来扱っているのはアナログ的な連続値なのに、それを0か1のデジタル回路で無理やり処理しているというミスマッチもあります。GPUはもともと画像処理の並列計算に最適化された石であって、AIの積和演算専用に作られたわけではありません。
そしてこれが本当に切実な問題になってきている。IEA(国際エネルギー機関)が2025年4月に公表した『Energy and AI』によると、世界のデータセンターの電力需要は2024年に約415TWh(世界の電力消費の約1.5%)。それが2030年には約945TWhと2倍超、2035年には約1,200TWhに達する見通しです。マイナーチェンジでは間に合わない。だから計算のやり方そのものを変えるニューロモーフィックが注目されているわけです。
ちなみに、人間の脳はたった約20W——電球1個分の電力で動いています。現在のデジタルなAI計算の1万分の1程度と言われます。脳という「先例」が実在する以上、原理的にはまだ桁で減らせる余地がある。この事実が、この分野の研究者を惹きつけているんですよね。
TDKのスピンメモリスタは何が違うのか
従来の酸化物系メモリスタが抱えていた弱点
メモリスタ的に使える素子の候補は、これまでもありました。代表がReRAM(抵抗変化型メモリ)とPCM(相変化メモリ、Phase Change Memory)です。ReRAMは金属酸化物の中に電流の通り道(フィラメント)を作ったり消したりして抵抗を変える素子で、僕自身がキオクシア時代に研究開発を担当していた素子でもあります。
だからこそ実感としてわかるのですが、これらは「0か1か」のデジタルメモリとして使うだけでも相当に大変なんです。素子ごとに特性がばらつく、時間が経つと抵抗値がじわじわずれる(ドリフト)、書き換えるたびに少しずつ変わる。AIの重みとして中間の値をアナログに保持し続けるとなると、要求される安定性は桁違いに厳しくなります。
| 技術 | アナログ値の保持 | 制御性・応答 | TDK資料での位置づけ |
|---|---|---|---|
| ReRAM(抵抗変化型メモリ) | △ 時間経過で抵抗値がずれやすい | △ | 長期のアナログ値保持に課題 |
| PCM(相変化メモリ) | ○ | × 応答が複雑で補正回路が必須 | アナログ用途での繊細な制御が困難 |
| TDK スピンメモリスタ | ◎ スピン(磁気)による安定した中間値保持 | ◎ 電流によるリニアな書き込み・読み出し | 保持性と制御性の両立を狙う |
出典: TDKの発表資料の内容をもとに作成(評価はTDK自身によるもの)
TDKの答えは「磁気」——HDDヘッドと同じ原理
TDKが選んだのは、酸化物ではなく磁気(スピン)を使う道です。電子は電荷だけでなくスピン(自転のような性質)を持っていて、これを利用する分野をスピントロニクスと呼びます。
核になるのがGMR(巨大磁気抵抗効果)とTMR(トンネル磁気抵抗効果)です。磁石の向きが揃っていると電気が流れやすく、逆向きだと流れにくい。このうちGMRを発見したアルベール・フェールとペーター・グリューンベルクは、2007年にノーベル物理学賞を受賞しています。そしてTMRは日本発の技術でもあります。1995年に東北大学の宮崎照宣らが室温で18%のTMR比を実現し、2004年に産総研の湯浅新治らがMgO(酸化マグネシウム)バリアで室温230%を達成。2007年にはHDDの読み取りヘッドとして実用化され、2008年には世界で出荷されたHDDの98.4%がこの技術を採用しました。
スピンメモリスタの構造は、フリー層・バリア層・ピン層の3層に、書き込み電極・共通電極・読み出し電極を付けたものです。ミソはフリー層の中にある「磁壁(じへき)」——N極の領域とS極の領域の境目です。この磁壁の位置がずれると、N領域とS領域の割合が変わり、その割合がそのまま抵抗値になります。たとえばN側が40%なら重み0.4、という具合に、連続的な中間値を表現できるわけです。
書き換えは、スピンの向きを揃えた電流を流し込んで磁壁を押し動かす(スピントルク)ことで行います。そして書き換えたあとは、要するにただの磁石なので電源を切っても保持される(不揮発)。HDDが電源を切ってもデータを覚えているのと同じ理屈です。
ここが酸化物系との決定的な差だと僕は見ています。フィラメントという「壊れやすい構造」を作る/消すのではなく、磁石の向きという極めて安定した物理量を使う。しかもTDKは、HDDヘッドとTMRセンサをすでに量産しており、STT-MRAM(スピン注入型の磁気メモリ)もファウンドリで量産される段階にあります。磁気を扱うノウハウが桁違いに蓄積されている会社なんですね。
実務的に効いてくるのはMRAMと製造工程の互換性がある点です。まったく新しい材料と装置を一から揃えるのではなく、既存のMRAMラインの延長で作れる可能性がある。これは量産化のハードルを大きく下げます。
TDKの「世界初」は何を指しているのか
ここは丁寧に書かせてください。発表直後の動画で、僕は「TDKが完全な形でメモリスタを初めて作った」という趣旨の説明をしました。これは不正確でした。この記事の冒頭で書いたとおり、素子としてのメモリスタは2008年にHP Labsが実現しており(その定義論争は別として)、TDKもそんな主張はしていません。訂正しておきます。
TDKが公式に「世界初」と言っているのは、「実物のスピンメモリスタを用いた、リアルタイム学習機能を持つ音声分離ニューラルネットワーク演算のデモンストレーション」です。かなり限定的な、しかし研究開発者から見ると重要な「世界初」です。
デモの中身はこうです。フランスのCEA(原子力・代替エネルギー庁)——TDKは2020年から協業しています——と共同で、3素子×2セット×4チップのスピンメモリスタ回路を組み、クラシック音楽・TDK初代社長の斎藤憲三のスピーチ・喧噪の3つの音を未知の比率で混ぜたものを流します。すると回路が、混合比が変わってもその場で新しい比率を学習しながら、リアルタイムに音を分離してみせた。事前学習ゼロで環境変化に追従したわけです。この成果はCEATEC 2024(2024年10月15〜18日・幕張メッセ)で展示され、CEATEC AWARD 2024 イノベーション部門賞を受賞しました。会場では6素子を集積したDIPパッケージや、素子アレイを作り込んだ12インチウエハーも展示されています。
「材料が面白い性質を示しました」ではなく「回路として実際に動きました」まで到達した——ここが評価すべきポイントだと僕は思っています。
AIの消費電力1/100は本当か——数字の層を分解する
さて本題です。報道の見出しになった「消費電力1/100」。結論から言うと、TDKの主張としては本当です。ただし「何と何を比べた1/100なのか」を必ずセットで理解する必要があります。TDKの発表資料には、実は3つの異なる比率が出てきます。
| 比較の対象 | 数値 | 何と比べているか |
|---|---|---|
| 積和演算部のみ | 約1/350 | GPU 3,115µW → スピンメモリスタ 8.1µW。メモリスタが担う積和演算の部分だけを取り出した比較 |
| 主要AI計算部(回路レベル) | 約1/100 | 周辺回路(SRAM・ADC・アナログ回路・レジスタ)を含めた、クラウドなどで使われるGPUの主要AI計算部との比較。報道の見出しはこれ |
| 最先端の省電力AIチップ比 | 約1/11 | エッジAI向けの超低消費電力チップ(米Syntiant)との比較 |
| AIシステム全体 | 未実証 | データセンター全体・GPU1枚まるごとの置き換え効果は示されていない |
出典: TDKのCEATEC 2024発表資料の数値、およびEE Times Japan(2024年10月3日)をもとに作成
ここでもう一つ訂正させてください。発表直後の動画で、僕は「3,110µWが8µWになるので1/100」という説明をしました。数字の層がずれていました。3,115µW → 8.1µWという実数の比は約1/350であって、これは積和演算部だけの値です。一方、見出しになっている1/100は、その周りにどうしても必要になる周辺回路まで含めた回路レベルの見積り。層が1つ違うんですね。TDK自身は資料の中でこの内訳を円グラフできちんと示していて、そこは非常に誠実だと思います。
そして1/11という数字も見落とせません。比較相手のSyntiantは2017年設立の米国のエッジAI企業で、1mW未満で推論を回すような超低消費電力チップを手がけています。すでに世に出ている省電力チップと比べると、差は1/100ではなく1/11に縮まる。これが実際の競争環境です。
さらに大事なのが最後の行。TDK自身が「システム全体での効果は今後の実証次第」と明記しています。1/100はあくまで積和演算まわりの回路の見積りであって、「AIのデータセンターの電気代が100分の1になる」という話ではまったくありません。ここを混同した記事が多いので、注意してください。
もうひとつ、読者の方が当然抱くであろう疑問——「アナログで計算して精度は大丈夫なのか」にも触れておきます。素子のばらつきや温度で抵抗値がずれるぶん、アナログ演算はデジタルと同じ精度は出ません。だから向いているのは、多少の誤差が許容されるエッジでの認識・推論で、巨大モデルの学習をこれで置き換える話ではないと僕は見ています(個人的見解です)。TDKのデモも「リアルタイム学習」とはいえ、音声分離という限定されたタスクでの話です。階調数(何ビット相当の重みを保持できるか)が未公表である以上、精度の議論はまだできません。
NVIDIAを超えるのか——24素子 vs 2080億トランジスタ
読者の方がいちばん気になるのはここだと思います。ここからは僕の個人的見解です。答えは「現状のGPUを置き換えるという意味では、まず勝てない」。理由は身も蓋もなく、規模の桁が違うからです。
| 規模 | 消費電力 | |
|---|---|---|
| TDKのデモ回路(2024年) | スピンメモリスタ 24素子(3素子×2セット×4チップ)。展示品は6素子のDIPパッケージ | 積和演算部 8.1µW |
| NVIDIA H100 | 約800億トランジスタ | TDP 700W |
| NVIDIA B200(Blackwell) | 2,080億トランジスタ | 最大1,200W |
出典: TDK発表、NVIDIAの公表値をもとに作成。※8.1µWは積和演算部のみ、700W/1,200Wはチップ全体のTDPで、比べている「層」が異なります。この表は消費電力の優劣ではなく規模の桁の違いを示すためのものです
24個と2,080億個です。10桁の差があります。素子1個あたりの効率がどれだけ良くても、この差を微細化と集積度向上だけで埋めるのは、率直に言って現実的ではありません。
動画1(発表直後)の僕は「これは実用の段階のちょっと前に入った」と言っていました。いまはその評価を取り下げます。当時は「構想止まりだったAI半導体が、実際に組み込まれて動いて、しかも消費電力が下がっている」というインパクトに引っ張られていたと思います。その後、集積度・アナログ値の書き込み精度・量産プロセスの3点を冷静に見直した結果、「めちゃめちゃ面白い技術だが、実用にはまだまだ遠い」というのが今の僕の見方です。
例え話をすると、燃費が1/100の車ができたとしても、最高時速が原付並みなら高速道路では使えない。省電力は素晴らしいけれど、速度と規模が伴わなければAIの主戦場では戦えないんですよね。
ただし——これは「使えない」という意味ではまったくありません。GPUとは用途が違うと考えるべきです。スピンメモリスタが得意なのは、①超低消費電力、②高速な応答、③その場でのリアルタイム学習。これはクラウドの巨大モデルではなく、エッジ(端末側)の世界です。スマホやセンサー、ウェアラブル、産業機器の中で、環境の変化に自分で追従しながら動き続ける小さなAI。まずはそういうニッチな領域から市場を開拓できるかが最初の一歩になるはずです。TDKの佐藤茂樹CTOも「まずは当社のビジネスの中で実績を積んでいく」と発言しており、いきなりNVIDIAと正面衝突する絵は描いていません。置き換えではなく棲み分け——それが現実的な姿だと僕は見ています。
実用化はいつ?——公式ロードマップと3つの壁
公表されている目標は、はっきりしています。TDKは東北大学などと組み、2027年までにAI半導体を開発し、2030年までに量産技術を確立するとしています。「2027年に製品が出る」ではなく「開発する」、「2030年に売る」ではなく「量産技術を確立する」という表現である点は、正確に読んでおきたいところです。
2024年10月21日、東北大学の国際集積エレクトロニクス研究開発センター(CIES/センター長・遠藤哲郎教授)がTDKプロジェクトへの参画を発表しました。担当は「半導体製造工程とスピントロニクス製造工程の融合技術(集積化技術)」で、CIESの12インチ試作ラインと評価設備を活用します。つまり今の勝負どころは「すごい素子ができた」から「集積回路として安定して製造できるか」に完全に移っているわけです。
立ちはだかる壁を3つに整理すると、こうなります。
- 壁①大規模集積化——数個〜数十個の素子から、実用レベルの何千万〜何億個へ。素子間のばらつき管理と均一性の確保が極めて難しい
- 壁②回路設計——0/1ではない「アナログ値」を正確に書き込む繊細な制御技術と、その特性を活かす新しい回路アーキテクチャの確立
- 壁③量産プロセス——「研究室で動く」と「工場で安定して作れる(歩留まり)」は別次元の問題。既存の半導体CMOS工程との完全な融合が不可欠
ここは元メモリ研究開発者として、いちばん実感を持って言える部分です。研究室で1個の素子がきれいに動くことと、ウエハー上に何億個作って全部同じように動かすことの間には、想像を絶する距離があります。僕が担当していたReRAMも、単体では見事な特性を出すのに、アレイにすると隣の素子の影響やばらつきが牙をむく。BiCS FLASH™にしても、第0世代の立ち上げから量産まで何年もかかりました。そして、素子の特性がばらつくということは、それを補正する(キャリブレーションする)回路が必要になるということです。デジタルなら0か1に丸めれば済むばらつきが、アナログでは全部そのまま誤差になる。これは相当に難しいと思います。
MRAMの歴史も参考になります。STT-MRAMの量産を担っているEverspinは、2008年にフリースケールからスピンオフした会社で、2016年にNASDAQへ上場し、累計6,000万個超を出荷。次世代のSTT-MRAMの出荷が始まったのは2022年です。磁気メモリという筋の良い技術でも、本格的な普及まではそれだけの年月がかかっている。スピンメモリスタも同じ道を通ることになるはずです。
なお、読者の方が知りたいであろう素子サイズ・微細化の限界・集積密度・アナログの階調数(何ビット相当の重みを保持できるか)・書き換え回数(エンデュランス)・歩留まり・コスト試算は、2026年9月時点でいずれも未公表です。ここが出てこないと、本当の意味での勝算は評価できません。今後の発表を待ちたいところです。
2026年の最新動向——続報はどうなっているのか
ここは正直にお伝えします。2026年9月時点で、スピンメモリスタ自体の新しい進捗発表(サンプル出荷・集積度の更新・量産時期の前倒しなど)は、日本語・英語のどちらで探しても確認できませんでした。公開情報上のマイルストーンは、2024年10月のままです。
一方で、TDKのAI関連の発信そのものは活発です。ただし主役が変わっています。2025年10月2日、TDKは北海道大学と共同で「アナログリザバーAIチップ」の試作品を開発したと発表しました。小脳の働きを模したアナログ電子回路で、時系列データをエッジ側で低電力・低遅延にリアルタイム学習する、というものです。このチップはCEATEC AWARD 2025 イノベーション部門賞を受賞し(スピンメモリスタに続いて2年連続の受賞です)、CEATEC 2025(2025年10月14〜17日)では加速度センサーと組み合わせ、指の動きから次の手を予測する「じゃんけん予測」のデモを実演。来場者との10回勝負で8勝2敗という結果を出しています。
ここで注意点を1つ。アナログリザバーAIチップとスピンメモリスタの技術的な関係は、公開資料には明記されていません。同じものと書いている記事も見かけますが、それは誤りです。別系統の技術と考えるべきです。
「なぜ主役が移ったのか」についてはここからは僕の推測です。リザバーAIチップのほうが既存のアナログ回路技術で作れるぶん、実用化までの距離が近いのではないか、と見ています。TDK自身はこの理由を公表していないので、あくまで推測として読んでください。スピンメモリスタが止まったという意味ではなく、2027年・2030年という公式目標に向けて、いま地道に集積化の作業をやっている最中と考えるのが自然だと思います。
投資家目線——TDKの業績に効くのはいつか
ここからは投資家としての個人的見解です。特定の銘柄の売買を推奨するものではありません。
TDKの2026年3月期決算は、売上高2兆5,048億円(前期比+13.6%)、営業利益2,724億円(+21.5%)、純利益1,957億円(+17.1%)で過去最高益でした。2027年3月期の予想は売上高2兆5,800億円・営業利益2,950億円と、さらに増収増益を見込んでいます。
ではその稼ぎ頭は何か。会社が説明しているのはAIデータセンター向けの受動部品(こちらを約10倍に伸ばす計画)、HDDヘッド(2年後にHAMRの量産予定)、二次電池です。AIエコシステム向けの売上比率を全社の約15%へ引き上げる(前年度は10%強)という方針も示されています。
そして重要なのがここです。2026年4月28日の決算説明の中に、スピンメモリスタやニューロモーフィックへの言及はありませんでした。つまり現時点でスピンメモリスタは、業績に数字として乗っている事業ではなく、2030年を見据えた研究テーマという位置づけです。実際、2024年10月3日には発表を材料にTDK株が「大幅反発」したと報じられましたが(具体的な上昇率は各記事とも明示していません)、これは技術ニュースへの短期的な反応です。
僕の考えを一言でまとめると、「技術の筋の良さ」と「株価材料としての即効性」は分けて考えるべき、ということです。スピンメモリスタは、HDDヘッドという世界トップクラスの磁気技術の蓄積の上に立っていて、材料としても事業としても筋がいい。ただし、それが売上に化けるのは早くても2030年前後の話です。TDKという会社を見るなら、いま業績を作っている受動部品・HDDヘッド・二次電池の動向を主軸に置き、スピンメモリスタは「うまくいったら大きい将来のオプション」として眺める——それが現実的な距離感だと思っています。
まとめ
メモリの基礎から知りたい方は半導体メモリの基礎解説を、同じく「実用化はいつ?」が問われている技術としては量子コンピューターの記事もどうぞ。AI向けメモリの最前線についてはHBF(High Bandwidth Flash)の解説記事で書いています。僕の研究開発者としての経歴は経歴ページをご覧ください。半導体テーマの解説・監修・取材のご依頼はお仕事のご依頼ページからどうぞ。
