2026年10月13日、キオクシアホールディングスの株価が1日で13.28%下落しました。きっかけとされたのが、中国のDRAMメーカーCXMT(長鑫存儲)が10月10日に明らかにした「4F²」という新しいDRAMのセル構造です。4F²とは何で、いまの6F²と何が違い、なぜこれまで量産されてこなかったのか。実際のDRAMのセル構造まで踏み込んで解説します。
もふもふ不動産のもふです。僕は元キオクシア(旧東芝メモリ)の半導体研究開発者です。ソニー・キオクシアで16年、先端半導体の研究開発に携わり、キオクシアではNOR型フラッシュや抵抗変化型メモリ(ReRAM)の研究開発を経て、世界初の48層3次元フラッシュメモリ「BiCS FLASH™」の量産立ち上げに参画しました(2019年まで在籍)。いまは投資家として株や不動産に投資しています。詳しくは研究開発者としての経歴ページをご覧ください。
よくある質問
4F2 DRAMとは何ですか?
1セルの面積を2F×2F(Fは最小加工寸法)にしたDRAMです。トランジスタを縦型にし、ビット線(下)・チャネル(縦)・キャパシタ(上)を積み重ねるので、ワード線とビット線の交点1つに1セルを置けます。いまの量産品は全社とも6F²(3F×2F)です。
4F2でセル面積は4分の1になるのですか?
なりません。6F²→4F²で面積は3分の2(約33%縮小)、同じ面積に入るセルは最大1.5倍です。実際の密度向上は、報道で30〜50%、みずほ証券などは約30%と見ています。
CXMTは4F2 DRAMを量産しているのですか?
10月10日に発表したのは「4F²初の製品としてDDR5 RDIMMを年末に投入する計画」です。容量・速度・歩留まりは公表されておらず、量産はまだ計画段階です。CXMTは2023年のIEDMで4F²の論文を発表済みで、サムスンの4F²は2028年の量産移管が目標と報じられています。
キオクシアのOCTRAMとCXMTの4F2は何が違うのですか?
OCTRAMはチャネルがシリコンではなく酸化物半導体のInGaZnOで、キャパシタを先に作り、その上に縦型トランジスタを作ります。オフ電流は1aA級と極めて小さいですが、製品化時期は公表されていない研究段階です。セルを何層も積む3D DRAMは、4F²とは別の技術です。
4F2 DRAMとは——Fとは何か、6F2との違いは「面積3分の2」
DRAMは1ビットをトランジスタ1個とキャパシタ(電気をためる小さなコンデンサ)1個で記憶します(1T1C)。キャパシタに電荷があれば1、なければ0。トランジスタは電荷を出し入れするスイッチです。
このセルを碁盤の目のように並べ、トランジスタのオン・オフを決めるワード線(WL)と、データを読み書きするビット線(BL)を縦横に通します。DRAMの基本は半導体メモリの基礎の記事もどうぞ。
4F²のF(Feature size)は最小加工寸法(配線ピッチの半分=ハーフピッチ)のこと。セルの面積を「ワード線方向×ビット線方向」の長さで表し、F²の何個分かで数えます。8F²=4F×2F(6F²より前の構造)、6F²=3F×2F(現在の全メーカーの量産品)、4F²=2F×2F(次の構造)です。
報道では「4F²でセル面積が4分の1になる」という表現も見かけますが、正しくは6F²→4F²で面積は3分の2、つまり約33%の縮小です。同じFなら、同じ面積に入るセルは最大1.5倍。中国メディアの原文も「F²の6倍から4倍へ」という意味で、みずほ証券のリポートを紹介した記事も「約3分の1の縮小」としています。
なお「1b(12nm級)」といった製品の世代名はメーカーの呼び名で、この式のFとは一致しません。
8F²から6F²へ——DRAMは一度マス目を縮めている
8F²はビット線を折り返す方式(folded bitline)で、隣のセル用のワード線が上を素通りするため、ワード線とビット線の交点の半分にしかセルを置けませんでした。交点ごとに置けるようにしたのが6F²(open bitline)です。最初に製品化したのはマイクロンで、2004年に解析会社Semiconductor Insightsが110nm世代の256Mb DDRで確認しています。マイクロンのCTOは、ウエハ1枚あたりのチップ数が約20%増えると説明していました。
代償はノイズでした。折り返し方式では比較相手のビット線が隣にあり、ワード線を動かしたときのノイズが両方に乗って打ち消し合います。open方式では比較相手がセンスアンプ(微小な電圧差を増幅する回路)の反対側のアレイにあり、打ち消しが効きません。サムスンはブロックあたりのワード線を512本→320本に減らして抑えたとみられています。セルを小さくすると、必ずどこかにしわ寄せが来る。4F²でも同じです。
実際のDRAMのセル構造(6F2)——埋め込みワード線・サドルフィン・斜めの活性領域
「3F×2F」と書くと単純な長方形ですが、実物は凝った立体構造です。TechInsightsの公開記事によると、現行の6F²セルは埋め込みワード線(BCAT)、サドルフィン型の活性領域、蓄積ノードのプラグとランディングパッド、ビット線のエアギャップ・スペーサー(側壁の空気のすき間で配線間容量を減らす)、ビット線の上に載せる円筒・準円筒のキャパシタ(COB:Capacitor Over Bitline)でできています。
上から見ると——斜めの島に2セル
上から見ると、シリコンの活性領域が細長い島になって斜めに並んでいます。特許には「ワード線と直交する方向から約18°」「ビット線に対して約20〜30°」といった例があり、世代ごとの角度は公表されていません。
1つの島を2本のワード線が横切り、島の中央がビット線コンタクト、両端が蓄積ノードコンタクト。つまり1つの島に2セルがあり、ビット線コンタクトを2セルで共有しています。島を斜めにするのは、ビット線を真っすぐ通しながら島の中央だけに接続し、両端の蓄積ノードコンタクトをビット線の間に逃がすため。そのスペースが要るので、ビット線の間隔は3F必要になります。蓄積ノードコンタクトの上のランディングパッドは、一般にハニカム(六方)状に詰めて並べるキャパシタとの位置のずれを吸収する中継です。
断面で見ると——埋め込みワード線と背の高いキャパシタ
島に沿って切ると、ワード線は基板に掘った溝の中に埋まり、上を窒化シリコン(SiN)で蓋をしています。この埋め込みワード線は、独キマンダ(Qimonda)が2008年の国際学会IEDMで「40nm以降向けの6F²セル」として発表し、同年にエルピーダにもライセンスした技術です。タングステンの金属ゲートを溝に埋めるのでビット線との寄生容量が減り、上を通るビット線ともぶつかりません。サムスンのBCATも同じくゲートを溝に埋め、溝に沿ってチャネルを長く取って短チャネル効果(ゲートが短いと電流を止めきれなくなる現象)を抑えます。
ワード線に沿って切るとサドルフィンが見えます。シリコンが鞍のように盛り上がり、ゲートが上面と両側面を包む形で、小さなセルでもオン電流を稼げます。
一番背が高いのがキャパシタです。基板の表面近くにトランジスタ、その上にビット線、さらに上に細長いキャパシタが林のように立ちます。特許の例示では高さ1〜4µm、アスペクト比(高さ÷直径)は10〜30程度。円筒形は25nmを切るあたりで倒れやすくなり、支持膜付きの柱型に移ってきました(柱型は容量が減ります)。容量はD1z・D1a世代で1セル10fF(フェムトファラド)未満、高誘電率(high-k)膜は6〜7nm。D1cでは5〜6fFまで下がる見込みですが、メーカーは6〜7fF以上を保ちたいとされます(TechInsights)。
6F2はなぜもう縮めにくいのか
TechInsightsは10nm級が6F²セルの最後の世代と見ています。D1a〜D1cの縮小率は0.9超で、1世代進んでもほとんど縮まない。ひとことで言うと、キャパシタの容量は減るのに、電荷の漏れ(リーク)は増えるからです。
- GIDL(Gate-Induced Drain Leakage:ゲート起因のドレインリーク): サドルフィンでは、ゲートと拡散層が重なる部分で横方向のバンド間トンネルが起きるのが主因。ワード線の間隔が詰まるほど電界が強まり、データの保持時間を削ります
- row hammer(ロウハンマー): 同じワード線を何度も開け閉めすると、隣のセルのデータが化ける現象。埋め込みワード線が素子分離の上を素通りする部分の寄生容量が増え、隣の電荷を引き抜きます(メカニズムは諸説あり)
- キャパシタ: 細く高くするしかなく、倒れや加工の難しさが増します。誘電体の酸化ジルコニウム/酸化アルミ積層も10nmを切る世代では限界とされます
延命策はHKMG(高誘電率膜と金属ゲート)やセンスマージンの改善、高NA EUVなど。報道ではサムスン・SK hynixが1c世代でEUVを5層以上使い、SK hynixは「次世代はすべてEUV」としています。元研究開発者の目で見ると、6F²は露光を細かくしても、トランジスタとキャパシタの物理が追いつかないところまで来ています。だから「Fを縮める」のではなく、マス目そのものを変える4F²が必要になるわけです。
6F2と4F2の違い——縦型トランジスタにするとなぜ2F×2Fになるのか
6F²のトランジスタは「横型」です。シリコンの表面にトランジスタを寝かせて作り、その上にビット線、さらに上にキャパシタを載せます。すると、トランジスタとキャパシタをつなぐ蓄積ノードコンタクトは、ビット線の層を突き抜けて上まで伸びる必要があります。その通り道をビット線どうしの間に確保するので、ビット線の間隔が3Fになる。これが6F²の「3F」の正体です(ワード線の方向は2F)。
4F²はこれを縦に積みます。シリコンの柱(ピラー)を立て、下端をビット線側、上端をキャパシタ側にし、中ほどをワード線が取り囲む。ビット線(下)・チャネル(縦)・キャパシタ(上)が重なるので、ワード線とビット線の交点1つにちょうど1セル。ビット線は柱の下に埋まり、キャパシタは柱の真上に載るので、ビット線の間にコンタクトの通り道を空ける必要がありません。縦横とも2Fピッチで2F×2F=4F²です。これが縦型チャネルトランジスタ(VCT)で、CXMTはVSG(垂直包囲ゲート)と呼んでいます。
実際の4F²セル——CXMTの2023年の論文から
4F²の中身がいちばん具体的に分かる公開資料は、実はCXMT自身が2023年のIEDMで発表した論文です。8Gbのフルアレイで、こんな構造を示しています。
- 縦のシリコン柱: 中ほどを窒化チタン(TiN)のワード線が全周から囲むGAA(Gate-All-Around)
- 埋め込みビット線: 柱の根元に高温のイオン注入でN+層を作り、隣とは素子分離とボロン注入で切り離す
- キャパシタ: 柱の上にコンタクトとランディングパッドを挟んでハニカム配置。これに合わせてワード線とビット線のピッチを√3:2にし、柱は板状に近い
- パターン形成: 自己整合ダブルパターニング(SADP)を直交2方向にかけて柱の格子を作る
オン/オフ比は10⁹超、サブスレッショルド係数(スイッチの切れ。小さいほど良い)は62.5mV/dec。一方、オン電流は比較的小さいと著者自身が書いています。
論文は、6F²のサドルフィンよりビット線の容量が小さく(読み出しの余裕が増える)、row hammerや短チャネル効果にも強いと主張しています。ただし論文の主張で、製品での実証はこれからです。
| 6F²(現行の量産品) | 4F²(縦型トランジスタ) | |
|---|---|---|
| セル | 3F×2F | 2F×2F(同じFで面積3分の2) |
| トランジスタ | 横型(埋め込みワード線+サドルフィン) | 縦型(柱を全周から囲む) |
| ビット線 | トランジスタの上 | 柱の根元に埋め込む |
| 周辺回路 | セルアレイの外側 | 別ウエハで作り貼り合わせる方式が主流に |
| 主な課題 | 容量の減少・GIDL・row hammer | 浮遊ボディ・ビット線抵抗・ワード線間リーク・貼り合わせ |
4F2の難しさ——なぜこれまで量産されなかったのか
縦にすればマス目は小さくなる。アイデア自体は古く、埋め込みワード線を発表したキマンダも当時「この技術は6F²から4F²への縮小にも向く」と説明していました(同社は2009年に経営破綻)。それでも6F²が20年近く主役だったのは、縦にした瞬間に新しい問題が4つ出てくるからです。
①浮遊ボディ: 柱の中のチャネルは基板から切り離されがちで、反転型のトランジスタでは正孔がたまって特性が動きます。CXMTはチャネルをN型にした接合なし(ジャンクションレス)型で回避し、電界が下がるので縦方向のバンド間トンネル(縦型でのGIDLの主因)にも有利だとしています。
②埋め込みビット線の抵抗: 金属なら抵抗は低いがワード線との間でリークする危険があり、N+注入なら工程が簡単でリークも小さいが抵抗が高い。CXMTは注入量を2倍にして抵抗を基準の20%まで下げました。読み書きの速さに効くので、量産でも詰めどころになるはずです(推測です)。
③ワード線どうしのリーク: 柱が2Fピッチでびっしり並ぶので、ワード線同士が極端に近い。CXMTは素子分離の溝の傾きが原因のリークを、形状の改善で200µAから2.5pAへと約8桁下げています。
④周辺回路の置き場所: センスアンプなどの周辺回路(ペリ)を6F²のようにセルの外周に並べると、面積が無駄になります。そこでセルのウエハと周辺回路(CMOS)のウエハを別々に作り、銅のハイブリッドボンディング(絶縁膜と銅電極を直接接合する貼り合わせ)で重ねる方式が主流になりつつあります。サムスンはPUC(Periphery Under Cell)と呼びISSCC 2026で発表したと報じられ、SK hynixはVLSI 2025(2025年6月)で、CXMTも今回の講演で同じ方式を示しました。キオクシアのNANDのCBAやYMTCのXtackingと同じ発想です(CBAの解説・Xtackingの解説)。熱に弱い周辺回路をセル側の高温工程から切り離せる利点もあると考えられます(推定)。
理論は1.5倍、報道は30〜50%——差はどこから来るのか
理論上は密度+50%ですが、報道の見込みは30〜50%(韓国The Elec、中国MyDrivers)、ダイ面積で約30%縮小(The Elec)、みずほ証券のジョーダン・クライン氏や米Morningstarも約30%。差の理由は公表されていませんが、僕は3つだと考えています(推定)。①縦の柱と埋め込みビット線のためにFを緩める(SemiWikiでFred Chen氏は、ピッチ27〜28nmの4F²がD0a世代の6F²と同等と試算)。②センスアンプなどコア回路はセルほど縮まない。③立ち上げ期は歩留まり優先で設計に余裕を持たせる。
中国CXMTは何を発表したのか——確認済みのことと非公表のこと
CXMTの会社概要・シェア・上海上場は中国CXMTの記事で詳しく書いたので、ここでは10月の発表に絞ります。講演は10月10日、上海の「第四届集成芯片和芯粒大会」で、登壇者は総裁の曹堪宇氏。第一財経(Yicai)やMyDriversの報道で一致している内容は、4F²の採用、自社開発のVSGトランジスタでリークと短チャネル効果を抑える(数値は非公表)、セルアレイとCMOSを別々に作るウエハ同士のハイブリッドボンディング、4F²関連の公開特許ファミリー300件超、そして4F²初の製品としてサーバー向けDDR5 RDIMMを年末に投入予定です。
一方で容量・速度・歩留まり・発売日・顧客の認定は出ていません。韓国メディアは一部だけに4F²を使う可能性も報じています。現時点で「量産している」は事実ではなく、年末に出す計画です。
見落とされがちですが、前の章のとおりCXMTは2023年のIEDMで4F²の論文をすでに発表していて、著者には曹堪宇氏の名前もあります。今回の講演は、学会で見せた研究を製品にするという宣言と見るのが自然だと思います(個人的見解)。8月末にはLPDDR6の量産も始めていて、動きは速いです。
サムスン・SK hynix・マイクロンの4F2はいつ?
量産品は上位3社とも6F²です。CXMTの現行品も、論文で自社の比較対象を6F²としていることから6F²と見られます。各社の4F²の公表状況はこうです。
| 会社 | 公表の場 | 内容 |
|---|---|---|
| サムスン電子 | ISSCC 2026・2026年4月の報道 | 16Gbの4F² VCT DRAM(周辺回路を別ウエハで貼り合わせ)。2028年の量産移管が目標(報道) |
| SK hynix | VLSI 2025 | 4F²と3D DRAMへの転換を検討。ウエハボンディングで周辺回路をセルの下へ |
| マイクロン | IEDM 2023 | 縦型トランジスタを使う積層の強誘電体メモリ(NVDRAM)。DRAM製品とは別物 |
| キオクシア+南亜 | IEDM 2024 | IGZOの縦型トランジスタによるOCTRAM(研究段階) |
| CXMT | IEDM 2023・2026年10月 | 8Gbの4F²論文。年末にDDR5 RDIMM投入を計画 |
マイクロンについては、4F² DRAMの製品計画は公表されていません。つまり学会発表で中国が世界初というわけではありません。ただ製品の初出荷で見ると、サムスンの目標が2028年、東京エレクトロンの見積もりが2027〜2028年(SemiEngineering掲載の資料)なので、CXMTが予定どおり出荷すれば、商用4F² DRAMの初出荷はCXMTになる可能性があります。動画でここを疑問形で扱ったのは、計画で先行していても、量産と性能はまだ確認できないからです。
EUVが無い中国にとって4F2が意味すること
CXMTは米国の輸出規制でEUVを入手できず、ArF液浸(DUV)とマルチパターニング(同じ層を複数回に分けて露光する手法)で製造しています。4F²ならFを縮めなくても、同じピッチでセル数を最大1.5倍にできる。実際、2023年の4F²アレイはDUVでも使えるSADPで柱を作っています。
ただし「4F²ならEUVは要らない」とまでは言えません。縦横とも2Fピッチなので両方向にマルチパターニングが要り、深い柱のエッチングや貼り合わせの歩留まりも加わります。上位社もEUVを使い続ける方針です。僕の見立てでは、4F²はEUVのハンデを「消す」のではなく「縮める」技術。微細化の遅れ(CXMTの記事の微細化の章)を、構造の転換で一気に詰めにくる可能性がある。ここに市場が驚いたのだと思います(個人的見解)。
キオクシアのOCTRAMとは何が違うのか
キオクシアも南亜科技と共同で、IEDM 2024で4F²のDRAM技術OCTRAMを発表しています。CXMTなどとの違いは2つ。チャネルがシリコンではなく酸化物半導体のInGaZnO(IGZO)であること、そしてキャパシタを先に作り、その上に円筒形の縦型トランジスタを作る「キャパシタ1st」で、上下が逆なことです。
特長はリークの小ささで、公式発表ではオフ電流1aA(10⁻¹⁸A)級、オン電流は1セル15µAと、DRAMに必要な1µAを上回ります。シリコンより大電流というより、必要な電流を確保したという意味です。公式はリークが小さい理由に広いバンドギャップを挙げ、さらにIGZOの縦型トランジスタは基板浮遊効果や接合欠陥に起因する不良を起こしにくいと説明しています。シリコンで問題になるGIDLも小さく抑えられていると考えられます(推定。公式に「GIDL」の語はありません)。キャパシタを先に作る「キャパシタ1st」について、公式の説明は「プロセスインテグレーションを容易化」まで。熱や水素の影響を受けやすいIGZOを高温のキャパシタ工程の後に回した、というのが僕の推定です。
製品化の時期は公表されておらず研究段階です。構造図や詳しいデータはキオクシア公式のOCTRAMの技術解説(2025年2月13日)、ニュースリリース(2024年12月10日)、信頼性の改善(VLSI 2025)をご覧ください。
なお3D DRAMは4F²とは別物です。4F²は1層のまま面積を縮める技術、3D DRAMはセルを何層も積む技術。キオクシアはIEDM 2025で、横型のIGZOトランジスタを縦方向に一括で作る3D DRAMの基盤技術を発表し、8層のトランジスタ動作を確認しています。メモリとして動いたという発表ではなく基盤技術の段階です(3D DRAMのニュースリリース)。
キオクシア株はなぜ下がったのか(個人的見解)
10月12日(月)は日本が祝日で休場でしたが、韓国ではCXMTの発表を受けてサムスン電子が3.6%、SK hynixが3.4%下落。休み明けの13日、キオクシア(10月1日に1株を3株に分割)の終値は15,180円(-13.28%)、14日も14,690円(-3.23%)と続落し、9日の17,505円から2営業日で約16%下げました。信用買い残の需給悪化も重なったとされます。
押さえたいのは、CXMTはDRAM、キオクシアはNANDだということ。キオクシアの中国の直接の競合はYMTCです(YMTCの記事)。今回の下げは、中国の増産でメモリ全体が供給過剰になるのでは、というメモリ株全体への連想売りと見るのが妥当です。みずほ証券(米国)のクライン氏は、製品投入と量産は別・仕様と歩留まりが未公表・HBMとは別製品・4F²は中国独自ではない、として慌てる必要はないとの見方です。重しはもう一つあり、大株主の東芝は市場で少しずつ株を手放していて、大量保有報告書の保有比率は2026年2月の20.85%から、10月8日提出分で11.80%まで下がっています(月1ポイント強のペース)。
装置の目線では、4F²で比重が増えるのはエッチング(米ラムリサーチは4F²で極小・高アスペクト比のシリコン構造の精密なエッチングが要るとし、1d世代で適用が約3倍の見込みと説明。会社の主張)、成膜・ハードマスク(米アプライドマテリアルズは6F²・4F²の両方でシェアを伸ばすと説明。同)、ウエハの貼り合わせまわり(ボンダー・CMP・重ね合わせ計測。推定)です。
ここからは僕の個人的見解です。僕は7月の時点で中国メモリを脅威と見ていましたが(7月に書いたCXMTの記事)、微細化で遅れているCXMTが構造の転換では先に製品を出しうるのは、改めてすさまじいと感じます。怖いのは太陽光パネルや電池、EVのように過剰投資で市場が壊れる展開です。キオクシアには巨額投資の競争、大株主の売却、3分割後も増えない出来高と逆風が続きます。一方で、推論へのシフトで大量のメモリが要り、HBMの一部をNANDで置き換える流れもあり、AI専用のNANDは2027年ごろから入ってくると見ています。決算を見る限りシリコンサイクルの下降の兆しはまだなく、長期契約をベースに売上は増えています。業績は良いのに、株価は需給と連想で振られているのが今の状態で、すぐ上向く気配は正直感じていません。次の決算で長期契約と価格の動きを確かめたいところです。
まとめ
CXMTの会社・シェア・HBMは中国CXMTの記事、中国のNANDはYMTCの記事、メモリの基本は半導体メモリの基礎の記事、メモリ市況はマイクロン決算の解説記事もどうぞ。
